万兆网卡设计中PCIE 4.0接口信号完整性仿真分析

doi:10.16257/j.cnki.1681-1070.2022.1205

电子与封装 ›› 2022, Vol. 22 ›› Issue (12): 120301 . doi: 10.16257/j.cnki.1681-1070.2022.1205

万兆网卡设计中PCIE 4.0接口信号完整性仿真分析

李开杰;林凡淼;郁文君;张恒

中科芯集成电路有限公司，江苏无锡 214072

收稿日期:2022-05-24 发布日期:2022-07-27
作者简介:李开杰（1993—），男，江苏兴化人，硕士，助理工程师，从事信号完整性仿真研究。

Simulation Analysis of PCIE 4.0 Interface Signal Integrity in 10 Gigabit Network Card Design

LI Kaijie, LIN Fanmiao, YU Wenjun, ZHANG Heng

China Key System & Integrated Circuit Co., Ltd., Wuxi 214072, China

Received:2022-05-24 Published:2022-07-27

摘要/Abstract

摘要： 由于目前已有的PCIE接口信号完整性仿真精度和可靠性较低，建立了一种新的PCIE 4.0信号通道链路模型和仿真分析方法。通过仿真软件POWERSI对万兆网卡PCB建立×4 PCIE 4.0信号通道链路模型；利用已建立的模型在ADS软件中进行时域、频域和回环仿真；对仿真得到的回波损耗、插入损耗和眼图进行分析，判断PCIE 4.0信号走线是否满足设计要求。通过该方法得到的8对PCIE 4.0差分信号的回波损耗均小于-6 dB，插入损耗均大于-28 dB，眼图的眼宽和眼高均大于0.3 UI和15 mV，满足PCIE 4.0协议规范的要求，与已有的仿真结果相比，该方法的可靠性更高。

关键词: PCIE4.0, 信号完整性, 回波损耗, 插入损耗, 眼图

Abstract: For the existing PCIE interface signal integrity simulation has low accuracy and reliability, a new PCIE 4.0 signal channel link model and simulation analysis method is established. Simulation software POWERSI is used to model the ×4 PCIE 4.0 signal channel link of 10 Gigabit network card PCB. The time domain, frequency domain and loopback simulation are carried out in ADS software by the established model. The return loss, insertion loss and eye diagram obtained from the simulation are analyzed to judge whether the PCIE 4.0 signal routing meets the design requirements. The return loss of eight pairs of PCIE 4.0 differential signals obtained by this method are less than -6 dB, the insertion loss are greater than -28 dB, and the eye widths and eye heights of the eye diagrams are greater than 0.3 UI and 15 mV, which meet the requirements of PCIE 4.0 protocol specification. Compared with the existing simulation results, the simulation results of this method are more reliable.

Key words: PCIE 4.0, signal integrity, return loss, insertion loss, eye diagram

中图分类号:

TN915.61

李开杰;林凡淼;郁文君;张恒. 万兆网卡设计中PCIE 4.0接口信号完整性仿真分析[J]. 电子与封装, 2022, 22(12): 120301 .

LI Kaijie, LIN Fanmiao, YU Wenjun, ZHANG Heng. Simulation Analysis of PCIE 4.0 Interface Signal Integrity in 10 Gigabit Network Card Design[J]. Electronics & Packaging, 2022, 22(12): 120301 .

参考文献

[1] 苏浩航，闫静纯. 10 Gbit/s高速串行通道的优化设计与研究[J]. 微波学报, 2020, 36(5): 12-17.
[2] PARK J Y, KIM D H, KIM Y W, et al. Eye-diagram estimation with stochastic model for 8B/10B encoded high-speed channel[C]// IEEE International Symposium on Electromagnetic Compatibility and IEEE Asia-Pacific Symposium on Electromagnetic Compatibility, 2018: 1-5.
[3] 孔繁，盛卫星，马晓峰，等. 高速背板互连的信号完整性仿真方法[J]. 系统工程与电子技术，2014，36(10): 2082-2088.
[4] 张召宾，宋宝，程建军. 高速数字PCB板的信号完整性仿真与验证[J]. 合肥工业大学学报，2015，38(6): 778-782, 864.
[5] 王亚飞. 基于信道传输矩阵的多条传输线间串扰抵消方法[J]. 北京邮电大学学报，2016，39(3): 126-131.
[6] 李川，王彦辉，郑浩. DDR4并行互连传输串扰特性仿真与分析[J]. 计算机工程与科学，2019，41(4): 612-616.
[7] 滕丽. 一种高速互连通道的信号完整性仿真研究[J]. 电子与封装，2018，18(12): 37-40.
[8] 林顺豪. 基于ZYNQ的万兆以太网转发隔离系统设计[D]. 上海：华东师范大学，2019.
[9] 王圣俊，柴小丽，颜爱良. 双存储控制系统中高速信号完整性设计[J]. 电子设计工程, 2018, 26(4): 114-121.
[10] 田天. PCIE2.0高速串行总线信号完整性分析[D]. 呼和浩特：内蒙古大学，2014.
[11] PCIe Compliance Base Board (CBB 4.0) Test Fixture User’s Document[S]. 2018.
[12] 沙超群，任雪玉，胡长军，等. 高密度存储服务器高速链路设计与仿真[J]. 国防科技大学学报, 2015, 37(1): 39-46.
[13] 曾燕萍，张景辉，王梦雅，等. DDR3堆叠键合组件的信号完整性分析与优化[J]. 电子与封装, 2020, 20(12): 120201.
[14] 李丽平，李玉山，贾琛，等. 耦合微带线的散射参数特性分析[J]. 电子与信息学报, 2008, 30(11): 2755-2758.
[15] 房丽丽. ANSYS信号完整性分析与仿真实例[M]. 北京：中国水利水电出版社, 2013.
[16] BOGATIN E. Signal Integrity- Simplified[M]. Upper Saddle River: Prentice Hall PTR, 2003.
[17] 金帅，韩连刚，谢锡海. DDR3与FPGA接口的高速电路板信号完整性分析[J]. 现代电子技术, 2017, 40(22): 10-13.

中国半导体行业协会封装分会会刊

中国电子学会电子制造与封装技术分会会刊

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[1]	邢正伟;许聪;丁震;陈康喜. 针对DSP的系统级封装设计和应用[J]. 电子与封装, 2022, 22(8): 80205-.
[2]	周立彦;汤文学;庞影影;王剑峰;王波. 封装设计中传输线损耗的理论计算[J]. 电子与封装, 2022, 22(11): 110204-.
[3]	张小蝶;邱颖霞;许聪;邢正伟. 基于SiP技术多片DDR3高速动态存储器设计[J]. 电子与封装, 2022, 22(1): 10302-.
[4]	曾燕萍, 张景辉, 朱旻琦, 顾林. 3D异构集成的多层级协同仿真[J]. 电子与封装, 2021, 21(10): 100105-.
[5]	曾燕萍;张景辉;王梦雅;孙晓冬;曹春雨. DDR3堆叠键合组件的信号完整性分析与优化[J]. 电子与封装, 2020, 20(12): 120201-.
[6]	吴海鸿，任玉龙，徐健，孙鹏. 玻璃基RDL传输线的特征阻抗与损耗研究[J]. 电子与封装, 2018, 18(12): 1-7.
[7]	滕丽. 一种高速互连通道的信号完整性仿真研究[J]. 电子与封装, 2018, 18(12): 37-40.
[8]	刘琦，刘卫东，陈兴隆，王昕捷. 基板非圆过孔的信号完整性和电源完整性研究[J]. 电子与封装, 2017, 17(12): 5-8.
[9]	潘结斌，陈计学，姜　楠. 一种用于微波控制电路控制端口的静电/浪涌电压泄放结构[J]. 电子与封装, 2016, 16(11): 31-34.