用于高速电荷域ADC的电荷比较器设计

doi:10.16257/j.cnki.1681-1070.2019.0806

电子与封装 ›› 2019, Vol. 19 ›› Issue (8): 021 -23. doi: 10.16257/j.cnki.1681-1070.2019.0806

用于高速电荷域ADC的电荷比较器设计

李蕾蕾¹，钱宏文¹，魏敬和¹, 薛颜¹, 陈珍海¹²

1.中国电子科技集团公司第五十八研究所，江苏无锡 214035; 2.黄山学院信息工程学院，安徽黄山 245041

收稿日期:2019-04-23 出版日期:2019-08-20 发布日期:2020-01-09
作者简介:李蕾蕾（1980—），女，云南，博士，高级工程师，从事集成电路设计，电路与器件可靠性和抗辐射技术研究。

Design of the Charge Comparator for High Speed Charge Domain ADC

LI Leilei¹，QIAN Hongwen¹，WEI Jinghe¹, XUE Yan¹, CHEN Zhenhai¹²

1. No.58 Research Institute , China Electronic Technology Group Corporation, Wuxi, Jiangsu 214035, China; 2. School of Information Engineering, Huangshan University, Huangshan, Anhui 245041, China

Received:2019-04-23 Online:2019-08-20 Published:2020-01-09

摘要/Abstract

摘要： 设计了一种用于电荷域流水线ADC的高速电荷比较器电路，该比较器包括电荷采样电路、共模不敏感开关电容网络和锁存放大器。仿真结果表明，在0.18 μm CMOS工艺条件下，该比较器在250 MHz时钟下性能良好，采用该比较器的12位250 MS/s 电荷域ADC内的2.5位子级电路功能正确。

关键词: 电荷域, 全差分, 子级电路, ADC

Abstract: The design of a charge comparator for high speed charge domain pipelined ADCs is presented. Charge sampler, common-mode insensitive switched-capacitor network and lacthed amplifier are introduced in the charge comparator. The comparator is used in a 2.5-bit sub-stage circuit for a 12-bit 250-MS/s charge domain pipelined ADC and realized in 0.18 μm CMOS technology. Simulation results show that the charge comparator and the 2.5-bit sub-stage circuit can work correctly at the clock rate of 250 MHz.

Key words: charge domain, charge comparator, sub-stage circuit, ADC

中图分类号:

TN432

李蕾蕾¹，钱宏文¹，魏敬和¹, 薛颜¹, 陈珍海¹². 用于高速电荷域ADC的电荷比较器设计[J]. 电子与封装, 2019, 19(8): 021 -23.

LI Leilei¹，QIAN Hongwen¹，WEI Jinghe¹, XUE Yan¹, CHEN Zhenhai¹². Design of the Charge Comparator for High Speed Charge Domain ADC[J]. Electronics & Packaging, 2019, 19(8): 021 -23.

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中国半导体行业协会封装分会会刊

中国电子学会电子制造与封装技术分会会刊

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