高速SRAM编译器时序算法

doi:10.16257/j.cnki.1681-1070.2016.0081

电子与封装 ›› 2016, Vol. 16 ›› Issue (7): 22 -25. doi: 10.16257/j.cnki.1681-1070.2016.0081

高速SRAM编译器时序算法

黄　奔¹，彭　力²，吴海宏²

1.江南大学，江苏无锡214122；2.中国电子科技集团公司第58研究所，江苏无锡214035

收稿日期:2016-03-21 出版日期:2016-07-20 发布日期:2016-07-20
作者简介:黄　奔（1989—），男，湖北咸宁人，江南大学集成电路工程研究生，现在无锡中科芯模拟部门从事存储编译器电路设计工作。

High-Speed SRAM Compiler Timing Algorithm

HUANG Ben¹，PENG Li²，WU Haihong²

1.Jiangnan University，Wuxi 214122，China；2.China Electronics Technology Group Corporation No.58 Research Institute，Wuxi 214035，China

Received:2016-03-21 Online:2016-07-20 Published:2016-07-20

摘要/Abstract

摘要： 介绍了一种通用嵌入式存储器（SRAM）编译器时序建模的方法。通过对存储器关键路径延时分析，时序模型采用分段拓展的建模方式，用Rows、Columns来对SRAM进行分段，分别讨论各段对时序的影响。采用双线性插值法对模型进一步优化，较大程度上提高了模型的精度。最后与ARM公司0.13 μm工艺的存储编译器进行了验证和对比。结果表明，该模型能够较为精确地描述存储编译器时序。

关键词: 存储编译器, SRAM IP, 时序建模, 双线性插值

Abstract: The paper introduces a method of SRAM compiler timing modelling.By analyzing the delay of the critical path，timing model adopts segmented expansion method to discuss the impact of segments on timing. The bilinear interpolation method further optimizes the timing model，thereby greatly improving the accuracy. The compiler is then compared with the ARM 0.13 μm memory compiler.The results show that the model is capable of accurate description of the timing.

Key words: memory compiler, SRAM IP, timing, bilinear interpolation

中图分类号:

TN402

黄　奔, 彭　力, 吴海宏. 高速SRAM编译器时序算法[J]. 电子与封装, 2016, 16(7): 22 -25.

HUANG Ben, PENG Li, WU Haihong. High-Speed SRAM Compiler Timing Algorithm[J]. Electronics & Packaging, 2016, 16(7): 22 -25.

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中国半导体行业协会封装分会会刊

中国电子学会电子制造与封装技术分会会刊

高速SRAM编译器时序算法

High-Speed SRAM Compiler Timing Algorithm

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