基于InP HBT的5 GS/s采样保持电路设计

doi:10.16257/j.cnki.1681-1070.2017.0058

摘要/Abstract

摘要： 基于0.7 μm、ft=280 GHz的InP HBT工艺设计了一种双开关宽带超高速采样保持电路。芯片面积1.5 mm×1.8 mm，总功耗小于2.1 W。仿真结果表明，电路可以在5 GS/s采样速率下正常工作。当采样速率分别为5 GS/s和1 GS/s时，在输入信号功率为4 dBm的情况下，采样带宽分别为16 GHz和20 GHz；在输入信号功率为4 dBm且其频率小于5 GHz的情况下，电路的SFDR分别不低于43 dBc和50 dBc。

关键词: 采样保持电路, 超高速, 宽带, 磷化铟, 异质结双极晶体管

Abstract: The paper presents a double-switching,wide bandwidth,ultra-high speed track-and-hold circuit in 0.7 μm InP heterojunction bipolar transistor(HBT)technology.The area of the circuit is 1.5 mm×1.8 mm and the power consumption is no more than 2.1 W.Simulation results show that the proposed track-and-hold circuit is capable of operating under 5 GS/s.When the sampling rate is 5 GS/s and 1 GS/s with the input signal power being 4 dBm，the circuit sampling bandwidth is 16 GHz and 19 GHz,respectively.If the input signal power is 4 dBmandthe inputsignalfrequencyislessthan 5 GHz，the SFDRofthe circuitisno lessthan 43 dBc and 50 dBc.

Key words: Track-and-Hold Amplifier(THA), ultra-high speed, wide bandwidth, InP, HBT

中图分类号:

TN402

罗宁，张有涛，李晓鹏，张敏. 基于InP HBT的5 GS/s采样保持电路设计[J]. 电子与封装, 2017, 17(5): 20 -23.

LUO Ning,ZHANG Youtao,LI Xiaopeng,ZHANG Min. Design of 5 GS/s Track-and-Hold Amplifier in InP HBT Technology[J]. Electronics & Packaging, 2017, 17(5): 20 -23.

参考文献

fin为输入信号的频率，CH为保持电容，ISEF为SEF的偏置电流，A为输入信号的摆幅。本文设计指标是输入信号在奈奎斯特频率内，输入信号摆幅为1 VPP时，总谐波失真（THD）不大于-40 dB。指标确立后，由式（1）可知，THD为CH和ISEF的函数。增大CH会减小信号失真，但同时会减小带宽。
ISEF也可由公式（2）确定：
tHOLD是单个采样周期保持态的时长，tST是建立时间。
综合考虑带宽、线性度、功耗、噪声、下垂率等指标要求，最终本设计选择CH为300 fF，ISEF约为8.9 mA。
2.3 输入缓冲电路
输入缓冲电路的设计要求是大带宽、低噪声、高线性度。图5为本文的输入缓冲电路。输入端上拉50 Ω到地实现匹配，第一级起电平移位的作用，第二级主要负责提高线性度。非线性的产生是由于电路的增益随输入直流电平的变化而发生改变。即当晶体管基极直流电平发生变化，其VCE的值会随之改变，使晶体管的工作区域发生改变，导致了电路的非线性。本文提高线性度的方法如图5所示，Q1和Q2的基极电压均随输入信号变化而变化，三极管的VBE始终不变，因此Q1的VE即Q2的VC也随输入信号变化而变化，使得Q2的VCE保持不变，确保了Q2的增益不发生变化，有效提高了线性度。
图5 输入缓冲电路结构图
2.4 输出缓冲电路
输出缓冲电路的结构如图6所示。其主要作用是隔离并驱动后级电路。第二级与第三级与输入缓冲器的第二级类似，第二级通过电容负反馈拓展带宽，最后一级采用大尺寸晶体管提供大电流以驱动负载。输出端上拉50 Ω到地用以匹配负载。
图6 输出缓冲电路结构图
2.5 时钟模式选择电路（CMS）
由图1可知，时钟缓冲模块CK1和CK2均由时钟模式选择电路CMS控制。CMS有cms、cmb两个控制端，一共有4个控制态。CMS的真值表如表1所示。当cms接地、cmb悬空时，CK1和CK2控制THA1和THA2工作在全Track态，没有采样保持的作用；当cms接vee、cmb悬空时，CK1和CK2分别输入两种不同的时钟输入信号ck1和ck2；当cmb接地、cms为任意态时，CK1的时钟输入信号为ck1，CK2控制THA2工作于采样态，这种工作模式多用于测试；当cms和cmb均悬空时，CK1和CK2输入频率相同，相位相差180°的时钟输入信号，此工作模式为电路最常用的模式。在最后一种工作模式下，时钟周期被划分为两段，前半周期THA2采样THA1保持态的输出信号，后半周期THA2保持本级前半周期的信号。整个采样保持电路只输出保持模式的信号，方便了后级ADC电路的编译工作。
表1 时钟控制模块（CMS）真值表
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电路采用0.7 μm InP HBT的工艺进行流片，芯片面积为1.5 mm×1.8 mm（包含压点），图7为芯片版图。芯片供电VEE为-5.2 V，总功耗小于2.1 W。图8为在5 GS/s采样速率下，输入摆幅为1 VPP、频率为1.3 GHz的正弦信号时的输出波形。图8从时域上表明电路实现了跟踪保持的功能。
图7 芯片版图
图8 输出时域波形
图9为5 GS/s采样速率下，输入不同输入功率时的采样带宽。由图9可得，在5 GS/s的采样速率下，电路的采样带宽为16 GHz。图10为1 GS/s采样速率下，输入差分功率为4 dBm时的采样带宽。由图10可知，在1 GS/s的采样速率下，电路的采样带宽为20 GHz。
图9 5 GS/s速率下不同输入功率时的采样带宽
图10 1 GS/s速率下输入差分功率4 dBm时的采样带宽
图11为5 GS/s采样速率下，不同输入功率下的无杂散动态范围（SFDR）曲线。由图11可知，输入1 VPP峰峰值信号（功率为4 dBm），当输入频率在5 GHz以内，SFDR不低于43 dBc，在整个带宽范围内，SFDR不低于30 dBc。输入0.5VPP峰峰值信号（功率为-2dBm），当输入频率在5 GHz以内时，SFDR不低于52 dBc，在整个带宽范围内，SFDR不低于42 dBc。
图12为1 GS/s采样速率下，输入差分功率为4 dBm的SFDR曲线。由图12可知，输入1 VPP峰峰值信号，当输入频率在5 GHz以内时，SFDR不低于50 dBc。
图11 5 GS/s下的无杂散动态范围（SFDR）曲线图
图12 1 GS/s下输入差分功率4 dBm的无杂散动态范围（SFDR）曲线图
本文采用0.7 μm InP HBT工艺，设计了一种基于双开关结构的两级全差分采样保持电路，可有效抑制馈通，减小基座误差。仿真结果表明，电路可以在5 GS/s采样速率下正常工作。当采样速率分别为5 GS/s和1 GS/s时，在输入信号功率为4 dBm的情况下，采样带宽分别为16GHz和20GHz；在输入信号功率为4 dBm且其频率小于5 GHz的情况下，电路的SFDR分别不低于43 dBc和50 dBc。
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中国半导体行业协会封装分会会刊

中国电子学会电子制造与封装技术分会会刊