一种CMOS工艺高速端口的ESD保护设计

doi:10.16257/j.cnki.1681-1070.2016.0103

电子与封装 ›› 2016, Vol. 16 ›› Issue (9): 14 -17. doi: 10.16257/j.cnki.1681-1070.2016.0103

一种CMOS工艺高速端口的ESD保护设计

孙云华¹，邹家轩¹,²

1.中国电子科技集团公司第58研究所，江苏无锡 214035；2.西安电子科技大学微电子学院，西安 710071

收稿日期:2016-04-21 出版日期:2016-09-20 发布日期:2016-09-20
作者简介:孙云华（1987—），男，江苏丹阳人，工程师，现供职于中国电子科技集团公司第58研究所，主要从事大规模数字电路版图设计、ESD防护设计与研究工作。

ESD Protection Design for CMOS High Speed I/O

SUN Yunhua¹，ZOU Jiaxuan¹,²

1.China Electronics Technology Group Corporation No.58 Research Institute，Wuxi 214035，China；2.School of Microelectronic，Xidian University，Xi′an 710071，China

Received:2016-04-21 Online:2016-09-20 Published:2016-09-20

摘要/Abstract

摘要： 随着CMOS工艺的不断深化，CMOS器件开启速度越来越快，有利于设计出更高速的电路及相关接口器件。但随着CMOS工艺深化的同时，器件的栅氧厚度也越来越薄，栅氧的击穿电压大大降低，使得器件更容易受到ESD损伤。采用传统的ESD结构会显著增加节点电容，节点电容的增加会限制电路接口速率的增加。采用中芯国际（SMIC）0.13μm工艺，设计实现了一种ESD保护电路，I/O端口翻转速率达到2 Gbps，对人体模型耐压达到2000 V。经过仿真验证、流片验证，设计的结构达到了该芯片抗静电能力以及端口高速传输速率的要求。

关键词: ESD, 高速端口, GGNMOS, NTNMOS

Abstract: While the development of deep-submicron process has been bring about possibilities for higher-speed CMOS ICs and interfaces,the plummeted VBR due to ever-lessening device gate oxide thickness may increase the risk of ESD damage.The application of the original ESD circuit will lead to a huge junction capacitance limiting the interface ports transmission rate.The article introduces an advanced ESD circuit using SMIC 0.13 μm process to enable 2 Gbps transmission rate and 2000 V ESD protection voltage against the human body model.The simulation and tape-out verify that the design meets the required standard.

Key words: ESD, high-speed I/O, GGNMOS, NTNMOS

中图分类号:

TN432

孙云华¹，邹家轩¹,². 一种CMOS工艺高速端口的ESD保护设计[J]. 电子与封装, 2016, 16(9): 14 -17.

SUN Yunhua¹，ZOU Jiaxuan¹,². ESD Protection Design for CMOS High Speed I/O[J]. Electronics & Packaging, 2016, 16(9): 14 -17.

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中国半导体行业协会封装分会会刊

中国电子学会电子制造与封装技术分会会刊

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ESD Protection Design for CMOS High Speed I/O

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