中国半导体行业协会封装分会会刊

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电子与封装 ›› 2017, Vol. 17 ›› Issue (8): 8 -12. doi: 10.16257/j.cnki.1681-1070.2017.0094

• 封装、组装与测试 • 上一篇    下一篇

V4系列FPGA全局时钟缓冲器的内建自测试研究

董宜平,谢达,宋林峰,周道逵   

  1. 中国电子科技集团公司第五十八研究所,江苏 无锡 214072
  • 出版日期:2017-08-20 发布日期:2017-08-20
  • 作者简介:董宜平(1983—),男, 2006年东南大学电子工程学院学士,2011年日本早稻田大学理工学院、系统大规模集成电路专业工学博士,研究方向为基于FPGA的高性能片上网络NoC研究;2012年4月至2014年7月任职于日本日立制作所研究开发中心,从事高精度扫描电子显微镜FPGA控制基板的研究;2014年8月开始任职于中国电子科技集团公司第五十八研究所,从事自主高性能大规模FPGA芯片的研发工作。
  • 基金资助:
    江苏省自然基金青年基金(BK20160202)

Study of BIST for FPGA-based Global Clock Buffer

DONG Yiping, XIE Da, SONG Linfeng, ZHOU Daokui   

  1. China Electronic Technology Group Corporation No.58 Research Institute, Wuxi 214072, China
  • Online:2017-08-20 Published:2017-08-20

摘要: 提出一种新的基于V4系列FPGA全局时钟缓冲器的内建自测试方法。目前关键时钟缓冲器内建自测试正面临巨大的挑战,时序问题是目前发现的时钟缓冲器内建自测试的主要问题。由于时钟缓冲器输入端的同步开关会产生不同的相移,使得正常的器件内建自测试中产生故障指示。此外,目前时钟缓冲器内建自测试使用的是普通的布线资源连接时钟信号,而不是使用专用的时钟布线资源,这种方法会加剧时序问题。提出一种改良的方法去解决内建自测试的时序问题,并讨论这种方法对于可测试的最大时钟频率和总测试时间的影响。所有测试环节均在V4系列FPGA上实现。

关键词: 内建自测试, 时钟树

Abstract: In the paper, a new built-in self-test method based on V4 series FPGA global clock buffer is presented. The built-in self-test of these critical clock buffers is currently facing a huge challenge while timing issues are principal problems. Due to the synchronous switching of the input terminal of the clock buffer, the utility model can generate a fault indication in the built-in test of the normal device. In addition, the current clock buffer built-in self-test uses universal wiring resources to connect the clock signal rather than dedicated clock routing resources, which will deteriorate the timing problem. An improved method is proposed to solve the problem of timing, and the influence of which on the maximum clock frequency and the total test time is discussed. All tests are implemented on the V4 series FPGA.

Key words: built-in self-test, clock tree

中图分类号: