电子与封装

2017年第17卷第8期 pp.1 -4

曹小鸽，徐微. 大电流键合金丝熔断能力模拟分析[J]. 电子与封装, 2017, 17(8): 1-4.

CAO Xiaoge, XU Wei. Simulation Analysis of Fusing Capacity of High Current Bonding Gold Wire[J]. Electronics and Packaging, 2017, 17(8): 1-4.

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高导热要求的CSOP陶瓷外壳热设计

余咏梅

doi:10.16257/j.cnki.1681-1070.2017.0093

摘要 ( 106 )

HTML ( 3 )

PDF(621KB) ( 101 )

文章介绍了CSOP陶瓷外壳的热设计。主要通过散热结构设计、散热结构的材料选择、散热结构加工工艺等来实现。经热阻仿真、Rθjc测试来验证热设计结果,证明能够实现小外形陶瓷外壳高导热要求,为小外形陶瓷外壳的热设计提供了借鉴。

参考文献 |

2017年第17卷第8期 pp.5 -7

余咏梅. 高导热要求的CSOP陶瓷外壳热设计[J]. 电子与封装, 2017, 17(8): 5-7.

YU Yongmei. Thermal Design of High Heat Dissipation CSOP Ceramic Shell[J]. Electronics and Packaging, 2017, 17(8): 5-7.

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V4系列FPGA全局时钟缓冲器的内建自测试研究

董宜平，谢达，宋林峰，周道逵

doi:10.16257/j.cnki.1681-1070.2017.0094

摘要 ( 131 )

HTML ( 3 )

PDF(1386KB) ( 136 )

提出一种新的基于V4系列FPGA全局时钟缓冲器的内建自测试方法。目前关键时钟缓冲器内建自测试正面临巨大的挑战,时序问题是目前发现的时钟缓冲器内建自测试的主要问题。由于时钟缓冲器输入端的同步开关会产生不同的相移,使得正常的器件内建自测试中产生故障指示。此外,目前时钟缓冲器内建自测试使用的是普通的布线资源连接时钟信号,而不是使用专用的时钟布线资源,这种方法会加剧时序问题。提出一种改良的方法去解决内建自测试的时序问题,并讨论这种方法对于可测试的最大时钟频率和总测试时间的影响。所有测试环节均在V4系列FPGA上实现。

参考文献 |

2017年第17卷第8期 pp.8 -12

董宜平，谢达，宋林峰，周道逵. V4系列FPGA全局时钟缓冲器的内建自测试研究[J]. 电子与封装, 2017, 17(8): 8-12.

DONG Yiping, XIE Da, SONG Linfeng, ZHOU Daokui. Study of BIST for FPGA-based Global Clock Buffer[J]. Electronics and Packaging, 2017, 17(8): 8-12.

电路设计

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用于反熔丝型FPGA的多电平IO端口电路设计

蔺旭辉，曹靓，马金龙，王栋

doi:10.16257/j.cnki.1681-1070.2017.0095

摘要 ( 134 )

HTML ( 5 )

PDF(1292KB) ( 156 )

设计了一种用于反熔丝型FPGA的多标准IO端口电路。通过端口电路,可将定义好的外部信号输入到FPGA内部用来实现用户需要的逻辑功能,并且将所需的内部信号输出到外部引脚。端口电路也实现芯片内部工作电平和外部工作电平之间的相互转换,驱动外部芯片,以及实现对电路功能的测试。用户在使用FPGA的过程中,可以根据实际需求来配置以实现不同的电平标准。每一个IO端口可以配置成输入、输出、三态输出或者双向输入输出。

参考文献 |

2017年第17卷第8期 pp.13 -15

蔺旭辉，曹靓，马金龙，王栋. 用于反熔丝型FPGA的多电平IO端口电路设计[J]. 电子与封装, 2017, 17(8): 13-15.

LIN Xuhui, CAO Liang, MA Jinlong, WANG Dong. Design of Multi-Level IO Ports for Antifuse FPGA[J]. Electronics and Packaging, 2017, 17(8): 13-15.

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超深亚微米数字集成电路版图验证技术

吕江萍，陈超，胡巧云

doi:10.16257/j.cnki.1681-1070.2017.0096

摘要 ( 96 )

HTML ( 3 )

PDF(1559KB) ( 118 )

在超深亚微米工艺中,数字集成电路版图设计由以前简单的物理验证进入到复杂的版图验证阶段。版图验证包含时序验证、形式验证和物理验证。时序验证进行电压降分析和时序分析,确保时序收敛;形式验证进行两个网表的逻辑等效检查;物理验证进行可制造性、可靠性和设计规则检查,确保版图符合可制造性工艺规则和电路规则。三种验证技术共同指导并约束着数字集成电路的物理实现,灵活配置相关版图验证技术可进一步加快版图验证的进度。

参考文献 |

2017年第17卷第8期 pp.16 -20

吕江萍，陈超，胡巧云. 超深亚微米数字集成电路版图验证技术[J]. 电子与封装, 2017, 17(8): 16-20.

LV Jiangping, CHEN Chao, HU Qiaoyun. Layout Verification Technologies for SDSM Digital Ics[J]. Electronics and Packaging, 2017, 17(8): 16-20.

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利用HOP模型提高布线速度

惠锋，许晨瑞，胡凯

doi:10.16257/j.cnki.1681-1070.2017.0097

摘要 ( 160 )

HTML ( 3 )

PDF(759KB) ( 114 )

随着FPGA规模的不断扩大,基于千万门级FPGA芯片开发的用户设计,如何快速有效地完成布线,提高布线效率是一个关键问题。该文在探路算法的基础上利用HOP模型来提高布线速度,减少了布线运行时间。

参考文献 |

2017年第17卷第8期 pp.21 -24

惠锋，许晨瑞，胡凯. 利用HOP模型提高布线速度[J]. 电子与封装, 2017, 17(8): 21-24.

HUI Feng, XU Chenrui, HU Kai. Improvement of Routing Speed Using HOP Model[J]. Electronics and Packaging, 2017, 17(8): 21-24.

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SoC系统中DMA控制器的设计与实现

王胜，史兴强，杨晓刚

doi:10.16257/j.cnki.1681-1070.2017.0098

摘要 ( 141 )

HTML ( 4 )

PDF(2036KB) ( 170 )

设计了一种高速、多通道DMA控制器。该控制器可以实现存储器与存储器、存储器与外设之间的数据传输。各个通道优先级可以配置,并支持通道循环传输功能。逻辑综合结果表明,该DMA控制器具有良好的传输性能,可广泛应用于片上系统中。

参考文献 |

2017年第17卷第8期 pp.25 -28

王胜，史兴强，杨晓刚. SoC系统中DMA控制器的设计与实现[J]. 电子与封装, 2017, 17(8): 25-28.

WANG Sheng, SHI Xingqiang, YANG Xiaogang. Design and Implementation of a SoC-based DMA Controller[J]. Electronics and Packaging, 2017, 17(8): 25-28.

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输出电容对LDO稳定性影响分析

何光旭，马文超，王彬

doi:10.16257/j.cnki.1681-1070.2017.0099

摘要 ( 195 )

HTML ( 6 )

PDF(1085KB) ( 155 )

由于线性调节器内部没有开关管产生的交流开关损耗,同时比开关电源具有较低的RFI干扰,因此在现代电源系统中,仍然有它的一席之地。低压降集成线性稳压器即LDO是线性调节器的一种,一般采用P-FET或者PNP作为调整管,导通压降可以小于100 m V,效率得到大大提升,在射频、无线、电池供电等领域得到广泛应用,但必须对其做环路补偿,才能稳定工作。首先讨论了内部补偿、前馈电容补偿和输出电容补偿之间的关系,然后给出如何选择输出电容,最后以某输出可调LDO为例做仿真,说明输出电容对LDO稳定性的影响。

参考文献 |

2017年第17卷第8期 pp.29 -32

何光旭，马文超，王彬. 输出电容对LDO稳定性影响分析[J]. 电子与封装, 2017, 17(8): 29-32.

HE Guangxu, MA Wenchao, Wang Bin. Analysis of Effect of Output Capacitor on LDO Stability[J]. Electronics and Packaging, 2017, 17(8): 29-32.

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一种0.03～1.7 GHz超宽带低噪声放大器的设计与制作

张帅

doi:10.16257/j.cnki.1681-1070.2017.0100

摘要 ( 125 )

HTML ( 3 )

PDF(2100KB) ( 177 )

为了降低接收机前端的噪声,设计了一种超宽带低噪声放大器。选用噪声较小、增益较高且工作电流较低的放大管,利用负反馈和宽带匹配技术,结合ADS和HFSS微波软件辅助设计,放大器在30 MHz~1700 MHz范围内,增益大于31 dB,平坦度小于±0.5 dB,噪声系数小于2.3 dB,驻波比小于1.6。

参考文献 |

2017年第17卷第8期 pp.33 -35

张帅. 一种0.03～1.7 GHz超宽带低噪声放大器的设计与制作[J]. 电子与封装, 2017, 17(8): 33-35.

ZHANG Shuai. Design of 0.03-1.7 GHz Ultra-wideband Low-Noise Amplifier[J]. Electronics and Packaging, 2017, 17(8): 33-35.

微电子制造与可靠性

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协同分析在集成电路失效定位中的应用探讨

虞勇坚，邹巧云，吕栋，陆坚

doi:10.16257/j.cnki.1681-1070.2017.0101

摘要 ( 91 )

HTML ( 8 )

PDF(1907KB) ( 210 )

随着集成电路规模和制造工艺的发展,对失效电路进行失效点定位的难度也越来越大,单独依靠一种分析方法很难实现失效点定位。利用先进分析仪器设备,采用多种方法协同分析,成为针对大规模集成电路失效定位分析的必然选择。从有效实现失效定位为出发点,根据失效分析的标准和流程,将定位分析过程和设备仪器划分成三个层次,结合在各分析阶段发现的失效案例,说明多种分析方式协同使用可以实现大规模集成电路失效点的快速、准确定位,分析过程中获取的信息可以为后续的失效机理和失效原因分析提供可靠依据。

参考文献 |

2017年第17卷第8期 pp.36 -40

虞勇坚，邹巧云，吕栋，陆坚. 协同分析在集成电路失效定位中的应用探讨[J]. 电子与封装, 2017, 17(8): 36-40.

YU Yongjian, ZOU Qiaoyun, LV Dong, LU Jian. Application of Collaborative Analysis in Failure Location of Integrated Circuits[J]. Electronics and Packaging, 2017, 17(8): 36-40.

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LDMOS器件ESD防护特性分析与优化设计

王涛，黄龙，潘建华，赵秋森

doi:10.16257/j.cnki.1681-1070.2017.0102

摘要 ( 167 )

HTML ( 4 )

PDF(645KB) ( 179 )

LDMOS器件具有高输出功率、高增益、高线性、良好的热稳定性等优点,广泛应用于功率集成电路中,但在ESD防护过程中易发生双回滞而降低ESD鲁棒性。基于0.25μm Bipolar-CMOSDMOS工艺,分析了LDMOS器件峰值电场的转移是发生双回滞现象并引起弱鲁棒性的主要原因,提出阳极用P+替代N+的版图改进方法。TLP测试制备的LDMOS器件显示,器件漏电流稳定维持在10-8A量级,二次失效电流大于9 A。结果表明,抑制的双回滞能有效增强鲁棒性,使其适用于高压功率集成电路的ESD防护。

参考文献 |

2017年第17卷第8期 pp.41 -43

王涛，黄龙，潘建华，赵秋森. LDMOS器件ESD防护特性分析与优化设计[J]. 电子与封装, 2017, 17(8): 41-43.

WANG Tao, HUANG long, PAN Jianhua, ZHAO Qiusen. Analysis of ESD Protection Characteristics and Optimization for LDMOS Devices[J]. Electronics and Packaging, 2017, 17(8): 41-43.

产品、应用与市场

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基于RFID的数字化掩模制造

张鹏，丁晗，沈天翊, 胡超

doi:10.16257/j.cnki.1681-1070.2017.0103

摘要 ( 125 )

HTML ( 96 )

PDF(2096KB) ( 88 )

介绍了中微掩模智能化生产系统,提出了利用RFID技术实现对掩模版制造流程的智能化管理。利用智能化生产系统提高了和客户之间的交互性,利用智能货柜系统实现了掩模版私有云制造。依托现有智能生产管理系统,提出了集成电路全产业链智能制造的概念。

参考文献 |