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芯粒测试技术综述
解维坤, 蔡志匡, 刘小婷, 陈龙, 张凯虹, 王厚军
随着半导体工艺的发展，芯片工艺提升愈发困难，摩尔定律日趋放缓，而芯粒集成技术促进了多芯片封装的发展，有效地延续了摩尔定律。以2.5D、3D集成为主的芯粒异构集成芯片的测试方法与传统2D芯片测试有所不同，带来一些新的测试挑战。从当前芯粒测试的挑战分析入手，介绍了芯粒互连标准、互连测试和基于不同测试访问标准的可测性设计（DFT）方法，着重阐述各方法的优缺点以及相互之间的联系与区别，旨在帮助读者对芯粒测试技术进行系统性了解。
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解维坤, 蔡志匡, 刘小婷, 陈龙, 张凯虹, 王厚军. 芯粒测试技术综述[J]. 电子与封装, 2023, 23(11): 110101-.
XIE Weikun, CAI Zhikuang, LIU Xiaoting, CHENLong, ZHANG Kaihong, WANG Houjun. Overview of Chiplet Testing Technology[J]. Electronics & Packaging, 2023, 23(11): 110101-.
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基于ATE的千兆以太网收发器芯片测试方法
谢凌峰, 武新郑, 王建超
千兆以太网收发器芯片是一种最高能支持1000 Mbit/s传输速率的高速接口芯片。介绍了该类芯片的功能、硬件配置，针对ATE测试机台设计了相应的外围电路，在ATE测试机台上进行了寄存器读写测试和回环测试，利用测试机抓取了千兆以太网芯片输出的数据，测试结果验证了千兆以太网收发器芯片的功能正确性。
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谢凌峰, 武新郑, 王建超. 基于ATE的千兆以太网收发器芯片测试方法[J]. 电子与封装, 2023, 23(11): 110102-.
XIE Lingfeng, WU Xinzheng, WANG Jianchao. Gigabit Ethernet Transceiver Chip Testing Method Based on ATE[J]. Electronics & Packaging, 2023, 23(11): 110102-.
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基于内建自测试电路的NAND Flash测试方法
解维坤, 白月芃, 季伟伟, 王厚军
随着NAND Flash在存储器市场中的占比与日俱增，对NAND Flash的测试需求也越来越大。针对NAND Flash存储器中存在的故障类型进行讨论，并对现有测试算法进行分析，为提高故障覆盖率以及降低测试时间，对现有的March-like测试算法做出改进，改进算法比March-like算法的故障覆盖率提高了16.7%，测试时间减少了30%。完成存储器内建自测试（MBIST）电路设计，并设计了FPGA最小系统板并进行板级验证，结果验证了MBIST电路以及改进的测试算法的可行性。
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解维坤, 白月芃, 季伟伟, 王厚军. 基于内建自测试电路的NAND Flash测试方法[J]. 电子与封装, 2023, 23(11): 110103-.
XIE Weikun, BAI Yuepeng, JI Weiwei, WANG Houjun. NAND Flash Test Method Based on Built-In Self-Test Circuit[J]. Electronics & Packaging, 2023, 23(11): 110103-.
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GaN HEMT热阻测试技术研究
邱金朋, 沈竞宇
GaN作为第三代半导体材料的代表，具有优越的电学性能，被应用在诸多领域。随着功率密度提升、工作频率增加，GaN器件会产生明显的热效应，温度对GaN的性能及可靠性有直接影响，因此热阻测试及结温表征是非常重要的。根据GaN器件的结构、工作原理以及特性参数，结合JEDEC热阻测试的标准，对不同电压等级、不同封装结构的GaN器件进行测试，验证了使用导通电阻作为温度敏感参数的热阻测试方法的正确性。
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邱金朋, 沈竞宇. GaN HEMT热阻测试技术研究[J]. 电子与封装, 2023, 23(11): 110104-.
QIU Jinpeng, SHEN Jingyu. Research on Thermal ResistanceTesting Technology of GaN HEMT[J]. Electronics & Packaging, 2023, 23(11): 110104-.
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电偶腐蚀对先进封装铜蚀刻工艺的影响
高晓义,陈益钢
在先进封装的铜种子层湿法蚀刻工艺中，电镀铜镀层的蚀刻存在各向异性的现象。研究结果表明，在磷酸、双氧水的蚀刻液体系中，因电偶腐蚀造成的凸点电镀铜蚀刻量约为铜种子层蚀刻量的4.9倍。通过分析凸点上锡、镍镀层的能谱数据及蚀刻效果，发现该凸点结构中的锡、镍镀层表面存在钝化层，导致锡、镍镀层的蚀刻量远低于铜镀层。在加入不同添加剂的蚀刻液中，通过络合铜或破坏锡、镍镀层表面钝化层的方法，均能达到抑制凸点上铜镀层发生电偶腐蚀的效果。其中，复合型添加剂可以使凸点上铜镀层的横向蚀刻量降低约82%，并且添加剂无残留风险。
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高晓义,陈益钢. 电偶腐蚀对先进封装铜蚀刻工艺的影响[J]. 电子与封装, 2023, 23(11): 110201-.
GAO Xiaoyi, CHEN Yigang. Influence of Galvanic Corrosion on Copper Etching Process for Advanced Packaging[J]. Electronics & Packaging, 2023, 23(11): 110201-.
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基于陶瓷基板微系统T/R组件的焊接技术研究
王禾,周健,戴岚,张丽
陶瓷基板微系统T/R组件具有体积小、密度高、轻量化等特点，正在逐步取代传统微组装砖式T/R组件。在微系统封装新技术路线的引领下，T/R组件对于微电子焊接技术的需求发生了较大变化。针对基于陶瓷基板微系统T/R组件的微电子焊接技术展开了论述，重点阐述了新技术路线与传统技术路线对于技术需求的差异，对围框钎焊、焊球/焊柱钎焊、基板与器件钎焊、高密度键合及盖板气密封焊等关键技术进行了介绍，归纳并总结了近年来相关技术领域的研究现状，并给出了现有技术水平条件下满足高可靠、低成本封装需求的最优工艺方法，为微电子焊接技术的发展提供了参考。
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王禾,周健,戴岚,张丽. 基于陶瓷基板微系统T/R组件的焊接技术研究[J]. 电子与封装, 2023, 23(11): 110202-.
WANG He, ZHOU Jian, DAI Lan, ZHANG Li. Research onWelding Technology for Micro-System T/R ComponentsBased on Ceramic Substrates[J]. Electronics & Packaging, 2023, 23(11): 110202-.
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不同I/O端数金凸点倒装焊的预倒装工艺研究
赵竟成,周德洪,钟成,王晓卫,何炜乐
金凸点热压超声倒装焊中涉及的主要工艺参数，如压力和超声功率，会随着I/O端数的改变产生较大差异。对具有不同数量I/O端的金凸点倒装焊工艺参数进行研究和优化，有助于透析产生差异的根源，指导实际生产。通过对I/O端数分别为121、225、361的金凸点倒装焊工艺参数进行研究，发现随着I/O端数量的增加，单位凸点上的最大平均剪切力依次减小，达到最大平均剪切力时所需单位凸点上的平均超声功率和平均压力依次减小。工艺窗口依次缩窄的主要原因是热压超声过程中传递的能量不均匀。在倒装焊工艺中，使用预倒装的方法可使各凸点在倒装焊中的能量分布更均匀，使用此方法对具有361个I/O端的芯片进行倒装焊，单位凸点上的平均剪切力达到了0.54 N，比未使用此方法时的平均剪切力（0.5 N）提高了8%。
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赵竟成,周德洪,钟成,王晓卫,何炜乐. 不同I/O端数金凸点倒装焊的预倒装工艺研究[J]. 电子与封装, 2023, 23(11): 110203-.
ZHAO Jingcheng, ZHOU Dehong, ZHONG Cheng,WANG Xiaowei, HE Weile. Research on Pre-Flip Process of Gold Bump FlipChip with Different Number of I/O Terminals[J]. Electronics & Packaging, 2023, 23(11): 110203-.
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基于16 nm FinFET工艺FPGA的低功耗PCIe Gen3性能研究
季振凯,杨茂林,于治
大数据时代对高速总线的高带宽、低延时及高灵活性有更苛刻的要求，高速串行总线（PCIe）与FPGA的集成能够满足新兴领域的需求，但需要对其在高温和低温下的性能稳定性及低功耗性进行探究。以16 nm FinFET工艺SRAM型FPGA为对象，搭建针对低功耗PCIe第三代（Gen3）的高速通信的性能测试、温升测试以及高温及低温功耗测试方案。测试结果表明，在通信过程中被测电路与CPU通信稳定，读写速率分别可达3907 MB/s、4430 MB/s，达到理论最大带宽的54.1%、61.4%；被测电路温升不显著，常温下电路的表面温度比对照电路低18.4%；其在高温125 ℃下的功耗比对照电路低41.9%。该工艺下的电路能够稳定运行PCIe Gen3总线，并在低功耗、低发热状态下实现高质量的信号传输。
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季振凯,杨茂林,于治. 基于16 nm FinFET工艺FPGA的低功耗PCIe Gen3性能研究[J]. 电子与封装, 2023, 23(11): 110204-.
JI Zhenkai, YANG Maolin, YU Zhi. Research on Low-Power PCIe Gen3 Performance Based on 16 nm FinFET Process FPGA[J]. Electronics & Packaging, 2023, 23(11): 110204-.
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LTCC封装散热通孔的仿真与优化设计
刘俊永
低温共烧陶瓷（LTCC）封装散热通孔设计是集成电路封装设计的重要内容之一。以某CLCC40型LTCC外壳为例，使用有限元仿真软件对几种不同的散热通孔设计进行3D建模和稳态热仿真。通过对比芯片结到外壳的热阻仿真结果，得到了散热通孔的优化设计方案。仿真结果表明，采用该设计的LTCC外壳的散热效果优于质量分数为92%的氧化铝陶瓷外壳，但略差于氮化铝陶瓷外壳。
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刘俊永. LTCC封装散热通孔的仿真与优化设计[J]. 电子与封装, 2023, 23(11): 110205-.
LIU Junyong. Simulation and Optimization Design of Heat Dissipation Vias of LTCC Packaging[J]. Electronics & Packaging, 2023, 23(11): 110205-.
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适用于数字T/R组件的小型化三维SiP收发变频模块设计
宋俊欣, 杨旭, 潘碑, 柳超
研究并实现了适用于数字T/R组件的2种小型化三维系统级封装（SiP）收发变频模块的设计。为了获得更高的隔离度与杂散指标，设计了2种SiP变频模块，分别实现Ku波段和S波段的一次变频功能，模块内部集成双向放大器、滤波器和混频器等。SiP变频模块采用三维垂直互联、板级堆叠工艺（POP）、LC滤波器等多种技术，每个模块的尺寸仅有14.2 mm×8.5 mm×3.8 mm。2种SiP模块组合使用可实现信号在Ku波段至125MHz的2次收发变频功能，8.5 mm的宽度非常适用于数字T/R组件。同时给出了SiP模块化数字T/R组件的设计解决方案。
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宋俊欣, 杨旭, 潘碑, 柳超. 适用于数字T/R组件的小型化三维SiP收发变频模块设计[J]. 电子与封装, 2023, 23(11): 110301-.
SONG Junxin, YANG Xu, PAN Bei, LIU Chao. Design of Miniaturized 3D SiP Transceiver Frequency Conversion Module for Digital T/R Components[J]. Electronics & Packaging, 2023, 23(11): 110301-.
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适用于EEPROM的宽工作条件LDO设计
周旺,李一男,陈风凉,沈鑫,王留所
设计了一种适用于EEPROM的LDO电路。该电路在电源电压为2.3~5.7 V、工作温度为-60~135℃时可获得稳定的1.8V输出电压，为EEPROM单元读取操作提供所需栅电压。采用国内0.18 μm商用工艺，版图尺寸为480 μm×100 μm。给出了Hspice仿真环境下的仿真结果。
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周旺,李一男,陈风凉,沈鑫,王留所. 适用于EEPROM的宽工作条件LDO设计[J]. 电子与封装, 2023, 23(11): 110302-.
ZHOU Wang,LI Yi'nan,CHEN Fengliang,SHEN Xin,WANGLiusuo. Design of an LDO for EEPROM with Wide Working Condition[J]. Electronics & Packaging, 2023, 23(11): 110302-.
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一种基于ACOT的Buck型开关电源设计
谢凌寒,孙祎轩,周颖,荣悦
基于自适应恒定导通时间（ACOT）控制方式，设计了一种恒频效果良好的降压型DC-DC转换器。该转换器采用V2COT架构，兼具输出精度高和瞬态响应速度快的特点。采用一种改进的自适应导通时间控制方式，降低了负载电流对开关频率的影响，使转换器在连续导通模式（CCM）下具有良好的开关频率稳定性。基于东部高科0.15 μm BCD工艺完成流片，芯片输入电压为4.5~17 V，输出电压为0.76~7 V，最大负载电流为3 A，开关频率为1 MHz。测试结果表明，在CCM模式下，开关频率随输入电压变化率为2.67 kHz/V，随负载电流变化率为2.95 kHz/A，峰值效率达96.43%，输出电压纹波为8. 2mV，负载调整率为0.93%，负载瞬态响应时间小于20μs。
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谢凌寒,孙祎轩,周颖,荣悦. 一种基于ACOT的Buck型开关电源设计[J]. 电子与封装, 2023, 23(11): 110303-.
XIE Linghan, SUN Yixuan, ZHOU Yin, RONG Yue. Design of Buck Switching Power Supply Based on ACOT[J]. Electronics & Packaging, 2023, 23(11): 110303-.
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基于新型部分积生成器和提前压缩器的乘法器设计
蔡永祺,李振涛,万江华
为了提高乘法器性能，采用基4 Booth编码算法设计Booth编码器，使用华莱士树压缩结构设计16 bit有符号数乘法器；针对部分积生成的复杂过程提出一种新的部分积生成器，同时进行部分积的产生与选择，提高了部分积生成效率；针对压缩过程中的资源浪费，提出一种部分积提前压缩器，将某几位部分积在进入压缩树之前进行合并，减少了压缩单元的使用。基于28 nm工艺对乘法器进行逻辑综合，关键路径延时为0.77ns，总面积为937.3 μm2，功耗为935.71 μW，能够较好地提升乘法器的面积利用率和运算性能。
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蔡永祺,李振涛,万江华. 基于新型部分积生成器和提前压缩器的乘法器设计[J]. 电子与封装, 2023, 23(11): 110304-.
CAI Yongqi, LI Zhentao, WAN Jianghua. Multiplier Design Based on a New Partial Product Generator and Advance Compressor[J]. Electronics & Packaging, 2023, 23(11): 110304-.
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深紫外光刻工艺的环境控制
范钦文,顾爱军
从室外环境、净化厂房环境和深紫外光刻机设备内部的微环境3个层面，梳理空气颗粒污染物、空气分子污染物和振动等工艺环境问题的来源，构建深紫外光刻工艺环境模型。分析准分子激光器、光路、上版系统、传片系统和主工作台等深紫外光刻机主要部件在工艺环境控制方面的特殊要求。研究深紫外光刻工艺使用的化学放大光刻胶的工作机理，分析空气分子污染物对光刻胶乃至整个光刻工艺的影响。研究空气颗粒污染物、空气分子污染物和振动有关的技术标准和控制等级要求。提炼、总结深紫外光刻工艺环境控制方案，从3个层面逐级开展空气颗粒污染物控制、空气分子污染物控制、温湿度控制和防微振工作。
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范钦文,顾爱军. 深紫外光刻工艺的环境控制[J]. 电子与封装, 2023, 23(11): 110401-.
FAN Qinwen, GU Aijun. Environmental Control of Deep Ultra Violet Lithography Processes[J]. Electronics & Packaging, 2023, 23(11): 110401-.
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30 V SGT N-Channel MOSFET总剂量效应研究
徐海铭, 汪敏
对30 V SGT型N-Channel MOSFET进行了两种不同偏置的总剂量辐射实验，随着60Coγ源射线剂量的增加，给出了两种偏置状态下器件实验前后的转移曲线和直流参数变化，揭示了SGT型功率器件随剂量和偏置的变化趋势和机理。研究结果表明，随着总剂量的增加，两种偏置下器件的阈值电压、导通电阻和击穿电压均出现下降的情况。不同之处是OFF态下主要参数发生变化的幅度收窄，下降幅度相对较小。同时，出现了击穿电压先增加后下降的现象，分析认为，在60Coγ源射线的作用下器件沟槽栅极下方的多晶硅屏蔽栅极存在比较厚的氧化层，在低剂量时元胞和终端处的厚氧化层产生总剂量效应，使得SGT型功率器件发生局部场强改变，从而出现该变化。
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徐海铭, 汪敏. 30 V SGT N-Channel MOSFET总剂量效应研究[J]. 电子与封装, 2023, 23(11): 110402-.
XU Haiming, WANG Min. Total Ionizing Dose Effect Study of 30 V SGT N-Channel MOSFET[J]. Electronics & Packaging, 2023, 23(11): 110402-.
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