电子与封装 ›› 2021, Vol. 21 ›› Issue (2): 020301 . doi: 10.16257/j.cnki.1681-1070.2021.0203
王德龙,刘彤
WANG DeLong, LIU Tong
摘要: 以一种适用于现场可编程门阵列(FPGA)芯片的宽频率范围电荷泵锁相环(CPPLL)为例,介绍了一种通过添加简单辅助电路来减小锁相环(PLL)上电锁定时间的方法。该方法在传统电荷泵锁相环的基础上添加了预充电电路,可以大大减少压控振荡器控制电压(VCTRL)拉升的时间。除此之外还添加了频率比较电路,将较宽的频率范围分成若干个窄频率区间,并用窄频率区间的中心频率来作为关断预充电电流的判定频率,这样就可以在不影响PLL正常功能的情况下均衡宽频率范围锁相环各频率下的上电锁定时间。基于28 nm工艺,对添加了辅助电路的PLL进行spectre仿真验证,在频率范围为800~1600 MHz时,上电锁定时间为1.68~2.29 μs。
中图分类号: