电子与封装

2018年第18卷第3期 pp.1 -4

李菁萱¹，刘沛²，练滨浩¹，林鹏荣¹，黄颖卓¹. 陶瓷表面状态对底部填充胶流动性影响研究[J]. 电子与封装, 2018, 18(3): 1-4.

LI Jingxuan¹,LIU Pei²,LIAN Binhao¹,LIN Pengrong¹,HUANG Yingzhuo¹. The Behavior of Underfill Adhesive on the Different Treatment Ceramic Package[J]. Electronics and Packaging, 2018, 18(3): 1-4.

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多头式全自动分选机的研究

刘正龙

doi:10.16257/j.cnki.1681-1070.2018.0024

摘要 ( 98 )

HTML ( 3 )

PDF(1821KB) ( 136 )

多头式全自动分选机是集成电路BGA、QFN封装后工序处理的专用设备。BGA、QFN封装后切割为单个芯片，需要对芯片进行剥离和外观分选。通过设计整体式传输机构，配置多头剥离、分选机械手和定位分选的图像检测机构，并利用工业PC机和PLC控制器结合的控制系统实现各部件动作的有效配合，完成高速剥离、分选的技术要求。

参考文献 |

2018年第18卷第3期 pp.5 -8

刘正龙. 多头式全自动分选机的研究[J]. 电子与封装, 2018, 18(3): 5-8.

LIU Zhenglong. Research on Multi-Heads Automatic Sorting Machine[J]. Electronics and Packaging, 2018, 18(3): 5-8.

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全自动IC编拆一体机的研究

王露露，李文斌

doi:10.16257/j.cnki.1681-1070.2018.0025

摘要 ( 74 )

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PDF(1205KB) ( 153 )

针对表面贴片式集成电路的快速包装，设计了全自动的IC编拆一体机。用OMRON PLC控制系统逻辑，威伦通触摸屏设计显示界面，实现编带、自动换料、拆带三大功能。生产实践表明，设备UPH（每小时完成颗数）达到15 k/h，大大提高了生产效率。

参考文献 |

2018年第18卷第3期 pp.9 -11

王露露，李文斌. 全自动IC编拆一体机的研究[J]. 电子与封装, 2018, 18(3): 9-11.

WANG Lulu,LI Wenbin. Research on Full Automatic IC Braiding and Dismantling Machine[J]. Electronics and Packaging, 2018, 18(3): 9-11.

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基于UltraFlex系统的FPGA直流参数补偿测试方法

陈诚¹，陈龙¹，肖艳梅²

doi:10.16257/j.cnki.1681-1070.2018.0026

摘要 ( 104 )

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PDF(1529KB) ( 138 )

现场可编程集成电路FPGA是在信息产业中硬件、软件和系统集成三位一体、不可取代的高端处理芯片，对电子信息系统的先进性、安全性、可靠性等起着决定性作用。由于FPGA电路测试中pogopin精密连接器和字母板连接方式的引入电阻，使得利用自动测试系统对其进行测试具有较高的难度，因此必须在测试大电流负载直流参数时对这些通路电阻进行修正，否则会导致测试失效。在UltraFlex测试系统自带的PPMU模板的基础上，提出一种改进型的电阻修正模板。实验证明，该模板可以大大提高对于FPGA直流参数测试的准确性。

参考文献 |

2018年第18卷第3期 pp.12 -16

陈诚¹，陈龙¹，肖艳梅². 基于UltraFlex系统的FPGA直流参数补偿测试方法[J]. 电子与封装, 2018, 18(3): 12-16.

CHEN Cheng¹,CHEN Long¹,XIAO Yanmei². Research on FPGA DC Parameter Compensation Test Method Based on UltraFlex System[J]. Electronics and Packaging, 2018, 18(3): 12-16.

电路设计

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一种低功耗8位300 MS/s异步SAR ADC

钱正，赵新，龚敏，高博，谭萍，王堋钰

doi:10.16257/j.cnki.1681-1070.2018.0027

摘要 ( 174 )

HTML ( 6 )

PDF(1295KB) ( 192 )

设计了一种单循环8位300 MS/s低功耗异步SAR ADC。设计基于内部时钟电路，实现异步算法，使得ADC整体速度得到提升。采用分裂式顶端采样DAC阵列、高速比较器、自举开关以及低功耗动态逻辑单元，使得电路在高速转换下可以保持低功耗。基于SMIC 65 nm工艺实现，在1.2 V电源电压以及300 MS/s的采样频率下，总功耗为0.84 mW。ADC的信噪失真比（SNDR）达到47.9 dB，有效位数（ENOB）达到7.6位，品质因数为16.6 fJ/Conv。

参考文献 |

2018年第18卷第3期 pp.17 -21

钱正，赵新，龚敏，高博，谭萍，王堋钰. 一种低功耗8位300 MS/s异步SAR ADC[J]. 电子与封装, 2018, 18(3): 17-21.

QIAN Zheng,ZHAO Xin,GONG Min,GAO Bo,TAN Ping,WANG Pengyu. A Low-power 8-bit 300 MS/s Asynchronous SAR ADC[J]. Electronics and Packaging, 2018, 18(3): 17-21.

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基于FPGA的高速光纤传输卡

朱琛，崔镭，邵春伟，王小龙

doi:10.16257/j.cnki.1681-1070.2018.0028

摘要 ( 111 )

HTML ( 3 )

PDF(2531KB) ( 133 )

为了更快速、便捷地获取雷达系统工程的后端数据，设计实现了一种基于FPGA的高速光纤传输卡。该传输板卡以XC7K325T为主控器，分别实现PCI Express传输和光纤传输。在Linux系统上，设计PCI Express驱动和上位机软件，利用上位机对传输数据进行实时监测。结果表明，该光纤传输卡传输性能良好，传输速率达到4 Gb/s，无丢包现象。

参考文献 |

2018年第18卷第3期 pp.22 -25

朱琛，崔镭，邵春伟，王小龙. 基于FPGA的高速光纤传输卡[J]. 电子与封装, 2018, 18(3): 22-25.

ZHU Chen,CUI Lei,SHAO Chunwei,WANG Xiaolong. High Speed Fiber-optic Transmission Card Based on FPGA[J]. Electronics and Packaging, 2018, 18(3): 22-25.

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一款多通道双模导航信道模块的设计

夏永平，魏斌，孙淼

doi:10.16257/j.cnki.1681-1070.2018.0029

摘要 ( 96 )

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PDF(1487KB) ( 117 )

介绍了一款多通道的北斗/GLONASS双模导航信道模块的设计和研制。模块有4个接收下变频通道，可同时接收北斗和GLONASS信号，通过滤波、变频、放大，输出带有限幅功能的中频信号，高隔离度地分离出2种共8路不同模式的导航信号。此外还有2个上变频通道，把2个中频信号上变频到北斗和GLONASS频率，混合输出。该模块的通道隔离度达70dB以上，在输出功率-5dBm时，三阶交调达到-60 dBc,具有良好的线性指标。

参考文献 |

2018年第18卷第3期 pp.26 -28

夏永平，魏斌，孙淼. 一款多通道双模导航信道模块的设计[J]. 电子与封装, 2018, 18(3): 26-28.

XIA Yongping,WEI Bin,SUN Miao. Design of a Multi-channel Transmitting and Receiving Module for a Dual-mode Navigation System[J]. Electronics and Packaging, 2018, 18(3): 26-28.

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一种基于SRAM型FPGA的配置芯片设计

庄雪亚，李蕾蕾

doi:10.16257/j.cnki.1681-1070.2018.0030

摘要 ( 85 )

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PDF(1228KB) ( 126 )

随着设计工艺的飞速发展，SRAM型FPGA的规模也越做越大，对配置芯片的存储容量、配置速度提出了更高的要求。基于SRAM型FPGA，采用BPI接口和大容量FLASH，并通过JTAG接口转BPI接口的软核，代替传统配置芯片内部的JTAG模块，完成了基于SRAM型FPGA的配置芯片设计，其结构简单、芯片面积小、存储容量大、速度快，兼容性好。通过数字仿真波形分析和FPGA原型验证，验证了设计方法的可行性和正确性。

参考文献 |

2018年第18卷第3期 pp.29 -32

庄雪亚，李蕾蕾. 一种基于SRAM型FPGA的配置芯片设计[J]. 电子与封装, 2018, 18(3): 29-32.

ZHUANG Xueya,LI leilei. A Design of Configure Chip Based on SRAM-type FPGA[J]. Electronics and Packaging, 2018, 18(3): 29-32.

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一种综合型FPGA布局算法

王新晨¹，许慧²，虞健²，惠锋²

doi:10.16257/j.cnki.1681-1070.2018.0031

摘要 ( 209 )

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PDF(853KB) ( 141 )

FPGA的快速发展对EDA软件提出了更高的要求，布局是EDA流程中重要的一环。现有的FPGA布局算法单独应用于解决布局问题时或需要耗费太长时间，或不能给出质量较高的解。提出一种改进的综合型算法以解决FPGA布局问题，它结合了二次线性规划算法和模拟退火算法并做出相应改进，使得算法可以在较短的时间内给出质量较高的布局结果。

参考文献 |

2018年第18卷第3期 pp.33 -35

王新晨¹，许慧²，虞健²，惠锋². 一种综合型FPGA布局算法[J]. 电子与封装, 2018, 18(3): 33-35.

WANG Xinchen¹,XU Hui²,YU Jian²,HUI Feng². A Combination Algorithm for FPGA Placement[J]. Electronics and Packaging, 2018, 18(3): 33-35.

微电子制造与可靠性

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多晶硅表面前处理对嵌入式闪存器件寄生电阻的减小

赵江^1,2，顾培楼¹，张雷¹，陈珏¹，奚晟蓉¹

doi:10.16257/j.cnki.1681-1070.2018.0032

摘要 ( 84 )

HTML ( 5 )

PDF(1355KB) ( 79 )

分析了一个发生在0.13 μm嵌入式闪存芯片中振荡器电路模块失效的案例。通过研究发现此失效与作为门极的多晶硅与后段金属互联线之间金属钨导线的接触电阻（晶体管寄生电阻）有关，而金属钨导线的接触电阻大小在很大程度上取决于多晶硅表面刻蚀前处理工艺。通过对多晶硅表面前处理工艺的优化实验，探讨了金属钨导线接触电阻减小的方法。

参考文献 |

2018年第18卷第3期 pp.36 -39

赵江^1,2，顾培楼¹，张雷¹，陈珏¹，奚晟蓉¹. 多晶硅表面前处理对嵌入式闪存器件寄生电阻的减小[J]. 电子与封装, 2018, 18(3): 36-39.

ZHAO Jiang^1,2,GU Peilou¹,ZHANG Lei¹,CHEN Jue¹,XI Shengrong¹. Poly Surface Pre-clean for Parasitic Resistance Reduction in 0.13 μm Embedded Flash[J]. Electronics and Packaging, 2018, 18(3): 36-39.

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0.8 μm高压BCD电路漏电失效改善

向璐，陈洪雷，苏兰娟

doi:10.16257/j.cnki.1681-1070.2018.0033

摘要 ( 158 )

HTML ( 3 )

PDF(1512KB) ( 116 )

0.8 μm高压BCD（Bipolar-CMOS-DMOS）电路存在漏电失效，其失效原因是IMD（Inter-Metal Dielectric）平坦化不良，造成金属2残留短路。通过SOG(spin-on-glass)二次平坦化工艺，大幅改善了IMD的平坦化效果，将平坦化因子由0.35提升到0.90，杜绝了金属2残留，较好地解决了漏电问题，提高了电路成品率。

参考文献 |