[1] 田鑫. 纳米集成电路的ESD器件及防护电路研究[D]. 西安: 西安电子科技大学, 2019. [2] 张楠. SMIC18工艺的抗辐射IO设计与验证[D]. 哈尔滨: 哈尔滨工业大学, 2021: 18-23. [3] 何林峰. 基于CMOS工艺的全芯片ESD设计[D]. 成都: 电子科技大学, 2015: 18-23. [4] 侯飞. 新型集成电路ESD防护器件研究[D]. 成都: 电子科技大学, 2019: 33-39. [5] 邹文英, 李晓蓉, 杨沛, 等. 端口双向耐高压电路的ESD防护设计技术[J]. 电子与封装, 2024, 24(1): 010301. [6] 张英惠. 2.5 GHz全芯片高鲁棒性ESD研究与设计[D]. 南京: 东南大学, 2023: 33-36. [7] 马飞. 先进工艺下集成电路的静电放电防护设计及其可靠性研究[D]. 杭州: 浙江大学, 2014: 11-19. [8] 傅凡, 万发雨, 汪煜, 等. 高压GGNMOS器件结构及工艺对ESD防护特性的影响[J]. 固体电子学研究与进展, 2024, 44(2): 178-182. [9] 韩郑生. 抗辐射集成电路概论[M]. 北京: 清华大学出版社, 2011: 53-78. [10] 朱琪, 黄登华, 陈彦杰, 等. 深亚微米SOI工艺高压ESD器件防护设计[J]. 电子与封装, 2023, 23(9): 090401. [11] LIN C Y, CHEN C Y. Resistor-triggered SCR device for ESD protection in high-speed I/O interface circuits[J]. IEEE Electron Device Letters, 38(6): 712-715. [12] 韩卫敏, 刘娇, 王磊, 等. 一种环形栅LDMOS器件的宏模型[J]. 微电子学, 2023, 53(3): 500-505. [13] YANG Z N, XU J H, FU D B, et al. New power clamp circuit for concurrent ESD and surge protections[J]. IEEE Transactions on Electron Devices, 70(9): 4538-4546. [14] 柯逸辰. MOS集成电路ESD防护器件的研究[D]. 无锡: 江南大学, 2013: 18-23. [15] 俞方俊. 先进集成电路的ESD防护设计及特性研究[D]. 杭州: 浙江大学, 2022. [16] 谢田田, 王俊, 杜飞波, 等. Dynamic electrostatic-discharge path investigation relied on different impact energies in metal-oxide-semiconductor circuits[J]. Chinese Physics B, 2023, 32(4): 701-706. [17] 孙浩楠, 王军超, 李浩亮, 等. 一种用于高压防护的新型闩锁免疫LDMOS[J]. 微电子学, 2022, 52(1): 77-81. [18] 程淩, 白丽君, 李娟. 基于0.18 μm工艺的I/O端口ESD防护设计[J]. 电子与封装, 2019, 19(3): 18-20. [19] 李博, 封晴, 田海燕, 等. 薄外延片上抗辐射EEPROM芯片的抗ESD器件结构: CN202275827U[P]. 2012-06-13. [20] 林丽娟, 喻钊, 韩山明, 等. 衬底寄生电阻对高压器件ESD性能的影响[J]. 微电子学, 2011, 41(5): 766-769.
|