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(按年度、期号倒序)     一年内发表的文章 |  两年内 |  三年内 |  全部 Please wait a minute... 全选： 导出引用 EndNote Ris BibTeX Select 适用于STT-MRAM的写电压产生电路设计 莫愁，王艳芳，李嘉威，陆楠楠 DOI: 10.16257/j.cnki.1681-1070.2025.0001 摘要 （11）      PDF （1315KB）（1）    可视化    自旋转移力矩随机磁存储器（STT-MRAM）是一种新型的非易失性存储器，在各行各业均具有广泛的应用前景。STT-MRAM使用磁隧道结（MTJ）器件来存储信息，写电压通常是零温度系数的，但MTJ的临界翻转电压具有负温度特性，高温时写电压与临界翻转电压相差较大，影响器件寿命，低温时写电压与临界翻转电压接近，甚至可能低于临界翻转电压，导致写入困难。针对MTJ的临界翻转电压的负温度特性，设计了一款宽温区温度自适应的写电压产生电路，在-40~125 ℃下为MTJ提供稳定的写电压，实现宽温度范围尤其是低温下数据的正常写入，并提高了高温下器件的寿命。经过后仿真验证，该电路在-40~125 ℃温度范围内均能实现MTJ成功写入，且写入电压与临界翻转电压的差值在100 mV左右。 参考文献 | 相关文章 | 多维度评价 2025年第25卷第1期 pp. 010301 Select 基于FPGA的高精度时间数字转换器设计与实现* 项圣文，包朝伟，蒋伟，唐万韬 DOI: 10.16257/j.cnki.1681-1070.2025.0004 摘要 （11）      PDF （1799KB）（2）    可视化    高精度时间间隔测量是激光测距、雷达、示波器等多种科学和工程领域中的关键技术。为了提高测量的精确度，使用FPGA器件抽头延迟链实现高精度时间数字转换器（TDC），通过脉冲计数法和抽头延迟线法实现完整时钟周期和非完整时钟周期的测量，并提出一种使用锁相环（PLL）动态调相功能测量延迟链精度的方法，PLL调相精度为15.625 ps，通过多级延迟链级联取平均值的方式减小PLL调相精度引入的测量误差，最小测量误差为0.312 5 ps。以紫光同创Logos2系列FPGA芯片实现TDC的设计，仿真验证和板级测试结果证明，使用50级延迟链能实现非完整时钟周期的测量，测量精度为71 ps，TDC时间间隔测量范围小于4.295 0 ms。 参考文献 | 相关文章 | 多维度评价 2025年第25卷第1期 pp. 010302 Select 一种自激式推挽隔离变换电路设计 郭靖，孙鹏飞，袁柱六 DOI: 10.16257/j.cnki.1681-1070.2025.0005 摘要 （12）      PDF （1071KB）（11）    可视化    电子设备供电常采用分布式供电架构，将一次电源通过直流-直流功率变换为电子设备所需的各种电压和功率。电子设备的端电压越来越低（如给MCU、FPGA等器件供电的电压为1.5~3.3 V），而电子设备中一些信号数字电路、驱动电路等需要电压为5 V或者12 V、功率约为1 W的小功率供电电源，同时需要隔离主功率电路和信号电路的相互干扰，保证信号电路的精密度和信号完整性，如果从一次电源母线直接进行功率变换，转换效率低、体积大、质量大。为满足电子设备的供电需要以及对效率、体积、质量的要求，基于Royer变换电路提出一种自激推挽式隔离变换电路，通过研究该电路的工作原理，进行模态分析，给出了关键元器件参数的计算与设计过程，在此基础上通过电路试验研制出样品，验证了其可行性。 参考文献 | 相关文章 | 多维度评价 2025年第25卷第1期 pp. 010303 Select 一种正负电源供电伺服系统中的半桥驱动电路设计* 孙鹏飞，李昕煜，张志阳 DOI: 10.16257/j.cnki.1681-1070.2025.0006 摘要 （13）      PDF （1184KB）（11）    可视化    针对正负电源供电的直流电机伺服系统，通常采用半桥驱动电路对电机进行调速与控制。相比于全桥驱动电路，半桥驱动电路结构简单，且节省功率器件，能够提高驱动效率，具有一定的应用优势。详细介绍了一种用于正负电源供电直流电机伺服系统中的半桥驱动电路的设计方法。介绍了电路的设计思路，对电路中的方波积分、脉宽调制、死区时间设置、电压自举及半桥驱动等模块的工作原理及设计方法进行了详细阐述，并通过仿真输出波形和样机实际输出波形验证了该设计方法的合理性。 参考文献 | 相关文章 | 多维度评价 2025年第25卷第1期 pp. 010304 Select 采用交叉耦合误差放大器的低压高增益LDO设计* 张锦辉，朱春茂，张霖 DOI: 10.16257/j.cnki.1681-1070.2025.0007 摘要 （14）      PDF （1568KB）（5）    可视化    设计了一种低输入电压、高增益的LDO，其误差放大器采用交叉耦合结构来增大环路增益，并通过密勒电容和调零电阻的串联引入1个左半平面的零点，确保该电路的频率响应环路稳定性。采用0.35 μm标准CMOS工艺进行仿真，输入电压为1.5 V、负载最大电流为100 mA。仿真结果表明，构建的LDO可以将输出电压稳定在1.2 V，环路的低频增益在轻载的情况下高达122 dB，芯片面积为0.196 mm2，且相位裕度在重载情况下亦能做到大于58°，静态电流为21.2 μA。由于交叉耦合误差放大器的使用，电路的精度得到很大提高，负载调整率可以达到0.007%，所设计的LDO有较高的应用价值。 参考文献 | 相关文章 | 多维度评价 2025年第25卷第1期 pp. 010305 Select 基于SiP的半导体激光器恒温控制及驱动系统设计 蔡洪渊，康伟，齐轶楠，邵海洲，俞民良 DOI: 10.16257/j.cnki.1681-1070.2025.0011 摘要 （16）      PDF （1612KB）（6）    可视化    恒定的温度环境及稳定的电流注入是半导体激光器稳定工作的重要条件。传统恒温控制系统和光源电流驱动系统采用电压基准源、运放、功率三极管、MOSFET等分立器件实现，大量分立器件导致了系统电路复杂、可靠性低等问题。利用系统级封装（SiP）技术，将恒温控制系统与光源电流驱动系统进行高密度集成，实现了小型化、集成化、低成本的设计。通过系统级电路和热仿真分析，确保器件设计的可靠性。测试结果表明，该器件的参数满足要求。 参考文献 | 相关文章 | 多维度评价 2025年第25卷第1期 pp. 010306 Select 基于神经网络的PCB电源分配网络阻抗预测方法 段克盼，贾小云，韩东辰，蒋建伟，杨振英，郭宇 DOI: 10.16257/j.cnki.1681-1070.2025.0012 摘要 （11）      PDF （1587KB）（11）    可视化    针对传统电源分配网络（PDN）建模及计算方法存在的局限性和高计算资源消耗问题，提出了一种基于深度学习的PDN阻抗预测方法（URPNet）。该方法在融合PCB不规则形状、多叠层信息及多种电容端口位置信息的基础上，采用U型编解码结构和残差单元来处理特征，通过多层感知机（MLP）及全连接（FC）层对特征进行解码和重构，从而提升网络的特征处理能力。实验结果显示，URPNet模型的决定系数R2达到0.999，均方根误差为0.431，相较于现有深度学习方法，URPNet在通用性较强的同时预测结果更准确。此外其计算速度快，能够在不到1 s的时间内完成预测，可以有效应对PDN设计中的挑战。 参考文献 | 相关文章 | 多维度评价 2025年第25卷第1期 pp. 010307 Select 大规模Flash型FPGA整体功能仿真验证方法研究 蔺旭辉，马金龙，曹杨，熊永生，曹靓，赵桂林 DOI: 10.16257/j.cnki.1681-1070.2025.0014 摘要 （15）      PDF （1309KB）（16）    可视化    提出了一种大规模Flash型FPGA整体电路编程后功能仿真验证的方法。通过对核心Flash单元建立数字Verilog等效模型，采用整体数字仿真验证和模拟仿真验证的方法，结合编程功能案例，对器件内部所有的资源模块进行功能仿真验证，并且提出了加快整体电路数字仿真速度的方法。将提出的仿真验证方法成功应用于大规模Flash型FPGA芯片设计验证，得到了正确的验证结果，整体电路仿真验证速度得到了显著提升。 参考文献 | 相关文章 | 多维度评价 2025年第25卷第1期 pp. 010308 Select 第三代半导体封装结构设计及可靠性评估技术的研究进展 郑佳宝, 李照天, 张晨如, 刘俐 DOI: 10.16257/j.cnki.1681-1070.2025.0053 Select 一种高精度离散时间Sigma-Delta调制器的设计 郭林, 万江华, 邓欢 DOI: 10.16257/j.cnki.1681-1070.2025.0057 Select 功率器件封装纳米浆料材料、低温烧结工艺及机理研究进展综述 王一平, 于铭涵, 王润泽, 佟子睿, 冯佳运, 田艳红, DOI: 10.16257/j.cnki.1681-1070.2025.0058 Select 面向CMOS图像传感器的噪声抑制研究进展 陈建涛, 郭劼, 钟啸宇, 顾晓峰, 虞致国 DOI: 10.16257/j.cnki.1681-1070.2025.0059 Select 一种支持循环缓冲的中断系统的设计与验证 沈一帆, 谭勋琼 DOI: 10.16257/j.cnki.1681-1070.2025.0060 Select 4通道X波段50 W功放模块设计 王洪刚,丛龙兴 DOI: 10.16257/j.cnki.1681-1070.2024.0163 摘要 （29）      PDF （1618KB）（35）    可视化    基于GaN功放模块的阵列化应用，采用GaN功率单片和栅极调制设计了一款4通道X波段50 W功放模块，该模块在频段为8~12 GHz、工作电压为+28 V、脉宽为200 ns~700 μs、周期为1 μs~2.8 ms的工作条件下，功率增益大于42 dB，功率附加效率超过28.7%，饱和输出功率大于47 dBm。 参考文献 | 相关文章 | 多维度评价 2024年第24卷第12期 pp. 120301 Select 基于Python语言的基站自动化校准系统 李勇 DOI: 10.16257/j.cnki.1681-1070.2024.0164 摘要 （43）      PDF （1594KB）（31）    可视化    为适应多方通信的需求，复杂无线通信系统对射频单元功率控制有较高要求。要明确射频单元的收发功率，必然要对接收和发射模块分别进行校准。详细介绍了校准原理和校准步骤，并给出了一个校准结果样例。使用Python语言实现了收发模块校准自动化。这种校准方法具有较高的可靠性，可以推广到有功率控制要求的其他射频单元中。 参考文献 | 相关文章 | 多维度评价 2024年第24卷第12期 pp. 120302 Select 一种应用于胎压监测系统的低功耗低频唤醒接收机 杨艳军,陈鸣,钟福如,黄成强 DOI: 10.16257/j.cnki.1681-1070.2024.0165 摘要 （28）      PDF （1417KB）（25）    可视化    基于X-Fab 0.18 μm CMOS工艺，设计实现了一种应用于胎压监测系统的低功耗低频唤醒接收机。采用参考源来为接收机的其他模块提供偏置，以减小温度和工艺参数的影响，同时采用电容耦合的方法来消除直流失调。该接收机采用幅移键控（ASK）解调方式，载波频率为125 kHz，数据传输速率为4 kbit/s。接收机的版图面积为0.11 mm2。后仿真结果表明，在tm工艺角和1.8 V电源电压的条件下，该接收机工作电流为2.52 μA；在各种工艺角下，电压灵敏度为0.4 mV（峰峰值），接收信号强度指示信号的对数线性误差小于+0.1/-0.2 dB。 参考文献 | 相关文章 | 多维度评价 2024年第24卷第12期 pp. 120303 Select 单BJT支路运放失调型带隙基准电路 王星,相立峰,张国贤,孙俊文,崔明辉 DOI: 10.16257/j.cnki.1681-1070.2024.0166 摘要 （38）      PDF （1191KB）（33）    可视化    提出一种单双极结型晶体管（BJT）支路运放失调型带隙基准电路，与传统带隙基准相比，所提出的带隙基准具有更少的BJT和无源元件，功耗更低。该带隙基准结构的BJT的发射极-基极电压VBE与绝对温度成反比（CTAT），基于运算放大器工作在亚阈值区的非平衡输入对管的栅极-漏极电压的差值ΔVGS与绝对温度成正比（PTAT），通过单BJT支路线性叠加，得到带隙基准电压。所提出电路通过两级运放和具有源跟随功能的单BJT支路构成闭环负反馈系统，运放电路采用米勒电容进行频率补偿，提高系统稳定性。此外，通过在输出节点增加输出电容，改善高频情况下的电源抑制比（PSRR）。所提出的带隙基准电路基于标准SMIC 55 nm CMOS混合信号工艺制造，在-55~125 ℃范围内实现了15.7×10-6/℃的温度系数，基准输出电压为1.27 V，PSRR在1 Hz、1 kHz、10 MHz时分别为-39.65 dB、-39.65 dB、-33.81 dB，功耗为0.730 μW，电路稳定时间为20 μs，无需启动电路，具有良好的性能指标。 参考文献 | 相关文章 | 多维度评价 2024年第24卷第12期 pp. 120304 Select 一种隔离型母线电压和电流采集电路的设计 冯旭彪, 杨茜 DOI: 10.16257/j.cnki.1681-1070.2024.0169 摘要 （48）      PDF （1041KB）（31）    可视化    针对供配电测试设备对开关电源母线电压、电流的隔离采样，提出了一种隔离型母线电压和电流采集电路的设计方案。基于硬件电路，分析了隔离式放大器NSI1311-Q1的工作原理，通过增加差分运放电路实现了数据的放大及单端模拟输出，继而设计了合理的隔离型采集电路并进行了相关公式推导。实验结果表明，该隔离采集电路的采样精度满足供配电测试设备对隔离数据的采集需求，且抗干扰性强，具有较强的工程实用价值。 参考文献 | 相关文章 | 多维度评价 2024年第24卷第12期 pp. 120305 Select 面向大规格矩阵协方差运算的高性能硬件加速器设计* 陈铠, 刘传柱, 冯建哲, 滕紫珩, 李世平, 傅玉祥, 李丽, 何国强 DOI: 10.16257/j.cnki.1681-1070.2024.0172 摘要 （36）      PDF （1661KB）（29）    可视化    随着雷达系统向多通道、高带宽方向发展，大规格矩阵带来的协方差运算实时性问题限制了空时二维自适应处理（STAP）技术在先进机载雷达平台上的应用。提出了一种高性能硬件加速器设计方法，旨在满足日益增长的大规格矩阵协方差处理需求，同时提高低功耗约束下的运算效率。加速器由运算部件、控制模块、存储模块和DMA控制器组成，通过对矩阵按列分段处理的方式，在硬件存储资源有限的条件下，支持最大256×8192的矩阵协方差运算。设计了下三角运算控制逻辑，降低了运算量，并提出了一套高并发乒乓存储、流水乘累加树处理机制，提高了处理效能。流片测试结果表明，该加速器处理大规格矩阵协方差运算时性能为算力接近的CPU核的70倍以上。 参考文献 | 相关文章 | 多维度评价 2024年第24卷第12期 pp. 120306 Select 一种高速宽范围共模电压搬移结构 贺凌炜, 孙祥凯 DOI: 10.16257/j.cnki.1681-1070.2024.0154 摘要 （63）      PDF （997KB）（50）    可视化    基于多点低电压差分信号（MLVDS）电路的长距离信号传输中对接收器的宽输入范围需求，提出了一种高速宽范围共模电压搬移结构，该结构能在差模电压不受影响的前提下对共模电压进行搬移，从而提高后级比较器输入信号质量，维持整体接收器工作频率。所设计的MLVDS接收器电路基于3.3 V工艺完成了仿真验证，结果表明其差分输入可在-5～15 V的共模电压内，高速接收差模大小为50 mV的差模信号。该结构适用于多种高速I/O接口电路设计。 参考文献 | 相关文章 | 多维度评价 2024年第24卷第11期 pp. 110301 Select 基于GaAs工艺的超宽带低插入损耗高通滤波器* 王文斌,闫慧君,姜严,吴啸鸣,张圣康,施永荣 DOI: 10.16257/j.cnki.1681-1070.2024.0128 摘要 （73）      PDF （956KB）（61）    可视化    基于GaAs工艺设计了一款超宽带低插入损耗高通滤波器，在传统的高通滤波器中加入LC并联谐振电路，构建了一种新颖的拓扑结构，形成了高电阻、低电流的电路条件，同时促进了滤波器单元间的内部耦合，提升了带外抑制能力，改善了电路的陡降性。利用ADS仿真软件进行仿真设计，并对芯片进行了流片验证。该款高通滤波器的截止频率为28 GHz，带内插入损耗小于1.8 dB，芯片尺寸为1.65 mm×0.635 mm×0.1 mm，在DC~2 GHz的带外抑制大于等于77 dB，在DC~4 GHz时陡降为135 dB。 参考文献 | 相关文章 | 多维度评价 2024年第24卷第10期 pp. 100301 Select 基于0.15 μm GaAs工艺的高阻带抑制低通滤波器设计* 姜严,吴啸鸣,闫慧君,王文斌,嵇华龙,施永荣 DOI: 10.16257/j.cnki.1681-1070.2024.0127 摘要 （62）      PDF （817KB）（63）    可视化    射频低通滤波器是射频电路的重要组件之一，它基于电感和电容的特性，具有阻止高频信号而通过低频信号的作用。基于GaAs集成无源器件技术，使用ADS仿真软件，在滤波器设计中的特定位置使用不同品质因数（Q值）的电感，最终设计实现了一款性能优良的高阻带抑制低通滤波器。测试结果表明，在通带DC~17 GHz内，滤波器插入损耗≤2.28 dB，回波损耗≥14.5 dB，其带外抑制在22 GHz处达到23 dB，在26~50 GHz处≥43 dB，芯片尺寸为1.4 mm×0.55 mm×0.1 mm，该滤波器性能优异。 参考文献 | 相关文章 | 多维度评价 2024年第24卷第10期 pp. 100302 Select 电编程熔丝的冗余备份及修正设计策略 胡晓明,晏颖 DOI: 10.16257/j.cnki.1681-1070.2024.0132 摘要 （69）      PDF （2194KB）（47）    可视化    由于工艺、制造和环境等原因，电编程熔丝（eFUSE）存储的数据信息可能发生意外改变，需要通过专门设计对数据进行冗余备份或对失效数据位进行修正，前者是对2个互为冗余的数据位进行相同编程操作，多用于eFUSE的现场编程；后者对失效数据位的修正大多采用的是串行冗余修正模式，但由于其存在延时随失效位数目增加的问题，一种以同步方式修正失效数据位的并行解决策略被提出并实现验证。 参考文献 | 相关文章 | 多维度评价 2024年第24卷第10期 pp. 100303 Select 典型电源监控电路测试系统研制 文科,钟昂,戴畅,余航,罗俊 DOI: 10.16257/j.cnki.1681-1070.2024.0137 摘要 （42）      PDF （1460KB）（53）    可视化    基于典型电源监控电路TPS3307-18M的电特性开展测试系统研究，分析了该款产品电参数特性。从测试系统整体功能实现、外围仪器设备使用、测试准确性、可靠性评估等方面进行了评估，通过设计电源模块、控制模块以及自控恒流源模块等完成测试系统硬件设计，采用Visual Basic编程实现上位机界面和控制操作，最终实现电源监控电路的测试系统研制，同时也为类似产品测试系统研制与设计提供思路和参考。 参考文献 | 相关文章 | 多维度评价 2024年第24卷第10期 pp. 100304 Select 一种应用于高精度ADC的可编程增益放大器的设计 王思远,梁思思,李琨,叶明远 DOI: 10.16257/j.cnki.1681-1070.2024.0141 摘要 （108）      PDF （1299KB）（73）    可视化    设计了一种应用于高精度ADC的可编程增益放大器（PGA）。整体环路采用可调节的反馈电阻来调节增益，同时适配可调节的反馈电容来稳定环路工作带宽。内部核心运放采用折叠共源共栅级加轨对轨共源级的两级全差分结构，其输入管采用PMOS管来降低噪声，同时使用输入尾电流监控和增益提高技术来提高环路的精度。仿真结果表明，该PGA对3种不同输入幅度的信号处理后，3 dB带宽稳定在13 kHz附近，信噪比均在100 dB以上，符合高精度ADC对前端信号处理的需求。 参考文献 | 相关文章 | 多维度评价 2024年第24卷第10期 pp. 100305 Select 一种模拟边界扫描的FPGA高可靠自更新方法 李晓林,贾祖琛,田卫,武媛媛 DOI: 10.16257/j.cnki.1681-1070.2024.0147 摘要 （65）      PDF （1572KB）（50）    可视化    针对FPGA+PROM设计架构中不支持动态重构功能的型号产品，在不增加额外器件的前提下，提出了基于边界扫描模拟技术的FPGA自更新方法，同时研究了升级过程中的可靠性保障措施，做到高可靠、无感化更新。这种设计方式可在型号产品不开盖、不使用USB-JTAG的情况下完成PROM的在线升级，为军用嵌入式计算机提供了一种PROM在线升级的能力，在武器产品的可维修性、保障性等方面具有重要的意义。 参考文献 | 相关文章 | 多维度评价 2024年第24卷第10期 pp. 100306 Select 基于RISC-V和可重构智能加速核的异构SoC系统设计* 权良华, 王艺霖, 黎思越, 李世平, 陈铠, 邓松峰, 何国强, 冯书谊, 傅玉祥, 李丽 DOI: 10.16257/j.cnki.1681-1070.2024.0121 摘要 （194）      PDF （1941KB）（145）    可视化    提出了可重构智能加速核架构，并设计了可重构激活函数乘累加单元（ACT-MAC），旨在提高低功耗约束下的运算资源利用率。加速核基于ACT-MAC设计了可重构计算阵列，支持卷积、池化、长短期记忆网络（LSTM）及激活函数等算法的硬件加速。加速核采用乒乓流水线设计，优化了存储分配，显著提升了数据处理效率。该加速核通过协处理器指令拓展（NICE）接口与开源RISC-V处理器集成，形成了完整的片上系统（SoC）。该设计在Nexys Video可编程逻辑门阵列（FPGA）中实现了芯片原型，并在其上部署了LeNet、VGG16和LSTM网络，展示了该SoC芯片原型在图像分类和语义识别等领域的应用潜力。与最近的工作相比，该设计在提升了数字信号处理（DSP）效率并维持了高能效比的同时，支持多种人工智能算法的硬件加速，展现了在嵌入式应用场景中的广阔应用前景。 参考文献 | 相关文章 | 多维度评价 2024年第24卷第9期 pp. 090301 Select 基于Chisel语言的异步FIFO设计及验证 蒋文成;黄嵩人 DOI: 10.16257/j.cnki.1681-1070.2024.0122 摘要 （75）      PDF （1116KB）（61）    可视化    采用敏捷硬件开发语言Chisel，对数字系统设计中经常使用的异步先进先出（FIFO）进行设计，使用Chisel语言特性提高了设计效率和质量。使用ChiselTest框架对所设计的异步FIFO进行基本功能仿真验证，使用通用验证方法学（UVM）进行更加完备的功能仿真验证，再使用Quartus Ⅱ软件进行逻辑综合。对比使用Chisel语言与使用传统硬件描述语言（HDL）设计的异步FIFO综合结果，结果表明，使用传统HDL语言设计的异步FIFO消耗了50个组合逻辑单元，而使用Chisel语言设计的异步FIFO，综合后仅消耗了39个组合逻辑单元。 参考文献 | 相关文章 | 多维度评价 2024年第24卷第9期 pp. 090302 Select 基于Xilinx Virtex-7系列FPGA器件配置存储空间PUF可行性探索 郭俊杰;王婧;谢达 DOI: 10.16257/j.cnki.1681-1070.2024.0123 摘要 （111）      PDF （2350KB）（49）    可视化    在静态随机存取存储器（SRAM）型现场可编程门阵列（FPGA）电路中，当电源启动并进行初始化时，SRAM单元通常会经历一个全面复位的过程。复位过程会导致SRAM单元内部的电荷分布形成一种特有的模式。提出了一种新的方法，利用配置内存中尚未使用的部分来识别电路，对8个Xilinx Virtex-7 FPGA进行总计200 000次的测量，评估了这种方法在同一电路中的一致性和在不同电路之间的差异性，以及随温度变化时和随时间老化后的稳定性。研究结果显示，SRAM物理不可克隆函数（PUF）能够有效地区分不同的FPGA电路。 参考文献 | 相关文章 | 多维度评价 2024年第24卷第9期 pp. 090303 Select 带窗口比较器的高速RS-485接收器 贺凌炜;蒋志林 DOI: 10.16257/j.cnki.1681-1070.2024.0129 摘要 （66）      PDF （1239KB）（42）    可视化    将窗口比较器和高速比较器相结合，在实现RS-485接收器开路、短路和端接失效保护功能的前提下，解决了阈值偏斜方法造成的工作速率低的问题。采用5 V工艺，在稍增接收器静态功耗（5%）和版图面积（10%）后，将工作速率提高到了50 Mbit/s。 参考文献 | 相关文章 | 多维度评价 2024年第24卷第9期 pp. 090304 跳至 页 第1页 共6页 共169条记录 首页 上一页 下一页 尾页